verilog

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Importer le code de la carte FPGA (Spartan 3E)

Y a-t-il un moyen d'importer du code à partir d'une carte FPGA déjà programmée, dans ce cas, il s'agit d'une carte Spartan 3E. C'est-à-dire que le code Verilog a déjà été téléchargé sur celui-ci, donc

hardware verilog vhdl fpga spartan 2010-07-27

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Les déclarations globales sont illégales dans la syntaxe Verilog 2001!

J'ai écrit un petit quelque chose en Verilog: `define LW 6'b100011 `define SW 6'b101011 parameter [3:0] i_fetch = 4'b0001, decode_rr = 4'b0010, mem_addr = 4'b0100, alu_exec = 4

syntax global verilog modelsim 2010-04-20

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Comment déclarer et utiliser des tableaux d'octets 1D et 2D dans Verilog?

Comment déclarer et utiliser des tableaux d'octets 1D et 2D dans Verilog? par ex. comment faire quelque chose comme byte a_2D[3][3]; byte a_1D[3]; // using 1D for (int i=0; i< 3; i++) { a_1D

arrays byte verilog 2010-06-10

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Comment coder une bascule basique dans Verilog Pro?

J'ai essayé de coder une bascule de base en utilisant des portes NAND dans Verilog Pro, mais la forme d'onde que j'obtiens n'est pas correcte. S'il vous plaît voir ce qui ne va pas avec. //design modu

verilog 2010-08-10

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comment stocker les données dans la RAM en Verilog

Ceci est fichier de stimulus: module final_stim; reg [7:0] in,in_data; reg clk,rst_n,rd,wr,rd_data,wr_data; wire [7:0] out,out_wr; wire[7:0] d; integer i; reg kld,f; reg [127:0]key; wire [127:

verilog 2010-05-03

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sortie ne mise à jour jusqu'à ce que le cycle d'horloge suivant

Je le module de code ci-dessous always @(posedge Clk) begin ForwardA = 0; ForwardB = 0; //EX Hazard if (EXMEMRegWrite == 1) begin if (EXMEMrd != 0) if (EXMEMrd == IDEXrs) ForwardA =

verilog 2010-05-04

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Les bancs de test Verilog peuvent-ils fonctionner avec une vraie horloge?

J'ai écrit un compteur dans Verilog, puis un banc d'essai pour le tester. Mon testbench donne les résultats corrects, donc mon code est OK. Mais est-ce que cela donne le résultat d'un long moment inst

verilog hdl 2010-06-30

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DCM dans Xilinx 10.1

Comment générer différentes horloges dans DCM? Supposons que je veux 20mhz, 24mhz, 28mhz, 32mhz, horloges simultanément en utilisant le noyau ip de gestionnaire d'horloge numérique unique en xilinx 10

verilog 2010-08-23

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Logique séquentielle à virgule flottante complexe dans Verilog

J'essaye d'écrire un rasterizer 3D synthétisable dans Verilog/SystemVerilog. Le rastériseur n'est pas vraiment un rastériseur 3D: il ne reçoit que six flottants de 32 bits pour la position des sommets

floating-point verilog altera 2010-07-05

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Verilog prend-il en charge l'évaluation des courts-circuits?

Si j'ai une instruction if comme: if(risingEdge && cnt == 3'b111) begin ... end aura-t-il vérifier sur cnt si risingEdge est pas vrai? Est-ce que cela importe même à l'intérieur d'un HDL?

verilog 2010-07-11

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