Logique séquentielle à virgule flottante complexe dans Verilog

Question

J'essaye d'écrire un rasterizer 3D synthétisable dans Verilog/SystemVerilog. Le rastériseur n'est pas vraiment un rastériseur 3D: il ne reçoit que six flottants de 32 bits pour la position des sommets (vertA_pos_x, vertA_pos_y, vertB_pos_x, vertB_pos_y, vertC_pos_x, vertC_pos_y) et neuf entiers de 8 bits pour la coloration des sommets (vertA_color_r, vertA_color_g, vertA_color_b , vertB_color_r, vertB_color_g, vertB_color_b, vertC_color_r, vertC_color_g, vertC_color_b).

Les plages de positions sont de 0,0f ~ 1,0f, 0,0f représentant le côté haut/gauche de l'écran, 0,5f le milieu de celui-ci et 1,0f le côté bas/droite.

Le travail raster consisterait, premièrement, à compter le nombre de lignes de trame requises. Étant donné que la hauteur du framebuffer est de 240 pixels, le sommet A est le sommet supérieur, B est le bas gauche, C est le bas-droit et X est le sommet le plus bas (soit B ou C, il faut le calculer), le nombre de lignes de trame est donné par (vertX_pos_y - vertA_pos_y)/240.

Cette partie du processus de rastérisation est assez complexe pour exposer mes doutes, alors je vais arrêter d'expliquer comment je procéderais ici. Maintenant, ce que je veux savoir, c'est comment implémenter une telle logique "complexe" dans Verilog (c'est "complexe" car il est séquentiel et prend plus d'un cycle d'horloge, ce qui n'est pas exactement le genre de chose le plus agréable). conception avec un langage de description de matériel). J'utilise Quartus d'Altera et je m'intéresse donc principalement aux solutions Altera. Les mégafonctions d'opération à virgule flottante fournies avec Quartus nécessitent toutes plus d'un cycle d'horloge, donc, pour implémenter des calculs "simples" comme (vertX_pos_y - vertA_pos_y)/240, je suppose que c'est assez ennuyeux à écrire et sujet aux erreurs. La machine d'état est nécessaire. Ma plus grande attente est que quelqu'un me dise que je n'en ai pas besoin, mais si ce n'est pas le cas, j'aimerais quand même savoir comment les gens conçoivent généralement des choses comme celles-là.

Notez également que je suis très nouveau dans la conception de matériel et de Verilog en général, donc je suis désolé si je dis quelque chose de stupide. Des idées?

Answer 1

Avez-vous entendu parler de pipelining? C'est ainsi que les chemins de données sont souvent construits.

Pour donner un exemple, disons que vous vouliez faire (a*b) + c, où x*y prend 3 cycles d'horloge et x+y prend 1 cycle d'horloge. Pipelining signifie simplement l'insertion de banques de registres pour aligner les retards. Dans l'exemple, l'entrée c est retardée pour correspondre à la latence de la multiplication. Donc globalement, l'opération aura une latence de 3 + 1 = 4 cycles d'horloge. Maintenant, si vous avez besoin de faire beaucoup de calculs, les retards de pipeline peuvent être «légués» ensemble, de sorte que vous n'avez pas besoin de logique de machine d'état pour planifier vos opérations mathématiques. Cela signifie que vous devrez attendre quelques cycles pour obtenir votre réponse (c.-à-d. La latence) - ce qui est inévitable dans les conceptions synchrones.