modelsim

1La chaleur

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Les déclarations globales sont illégales dans la syntaxe Verilog 2001!

J'ai écrit un petit quelque chose en Verilog: `define LW 6'b100011 `define SW 6'b101011 parameter [3:0] i_fetch = 4'b0001, decode_rr = 4'b0010, mem_addr = 4'b0100, alu_exec = 4

syntax global verilog modelsim 2010-04-20

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