vhdl

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Comment une variable est-elle affichée dans une visionneuse RTL dans Quartus?

Comment une variable est-elle représentée dans une visionneuse RTL dans Quartus? J'ouvre RTL Viewer et il ne montre aucun registre pour une variable. Par exemple: variable op_code : std_logic_vector(7

vhdl quartus rtl 2010-11-30

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3La chaleur

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Comment écrire un pseudo-assembleur simple?

Je dois écrire une série de bancs de test pour un modèle de cpu simple écrit en VHDL. Ce dont j'ai besoin, c'est d'un morceau de code qui traduit une instruction en code d'assemblage (MIPS) en une cha

testing vim emacs vhdl assembly 2010-12-04

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4La chaleur

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FPGA efficace (a) réinitialisations synchrones

Je me souviens avoir lu il y a quelque temps que les réinitialisations asynchrones ou synchrones sont implémentées plus efficacement dans les FPGA puisque les bascules en ont déjà une, mais l'autre né

vhdl 2010-12-14

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0La chaleur

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Création d'une ALU 4 bits à partir de plusieurs ALU 1 bit

Je tente de combiner plusieurs ALU 1 bit dans une ALU 4 bits. Je suis confus sur la façon de le faire en VHDL. Voici le code pour l'ALU 1bit que j'utilise: component alu1 -- define the 1 bit alu compo

vhdl alu 2010-10-26

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1La chaleur

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Erreur TICK inattendue

J'essaye d'écrire un module VHDL mais j'ai un problème avec l'instruction if. Très probablement, c'est une erreur stupide, mais depuis que je suis très nouveau à VHDL, je ne pouvais pas comprendre le

vhdl xilinx 2010-11-02

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1La chaleur

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Comment générer une liste de connexions entre blocs VHDL?

Je souhaite générer une liste de toutes les connexions de signaux entre des blocs VHDL de haut niveau dans un fichier VHDL. Par exemple, c'est ce que fait le visualiseur RTL de Quartus, mais graphique

vhdl hdl 2010-11-03

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2La chaleur

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lecture des ports pour le débogage

I ont une FIFO qui a une interface qui ressemble à quelque chose comme ceci: entity fifo is port ( CLK : IN std_logic := '0'; DIN : IN std_logic_vector(31 DOWNTO 0); ALMOST_EM

vhdl 2010-11-05

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-1La chaleur

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ajoutant « 1 » à LOGIC_VECTOR en VHDL

Je suis en train d'ajouter « 1 » à un std_logic_vector N-Longueur VHDL Ceci est la première fois que je suis VHDL donc je ne suis pas du tout Bien sûr comment ajouter ceci 1 sans bulding Une addition

vhdl 2010-11-13

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0La chaleur

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arithmétique de décalage universel à droite en VHDL

Je conçois l'opérateur arithmétique de décalage universel. Existe-t-il un meilleur moyen d'y parvenir en plus d'utiliser le multiplexeur 32 bits (décodeur) d'une manière présentée ci-dessous? ENTITY i

vhdl fpga circuit hdl 2010-11-13

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0La chaleur

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Préserver les largeurs de ports

J'essaie de réutiliser des listes de réseaux dans d'autres conceptions sans succès. J'ai un composant qui se traduit à la netlist: entity c is port (... sel : in std_logic_vector(31 downto 0); ..

vhdl fpga circuit hdl 2010-11-15

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