fpga

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Synthétiseur de fréquence numérique DDS boucle de verrouillage de phase

Je travaille sur un projet concernant un émetteur-récepteur à saut de fréquence. Je veux mettre en œuvre une boucle de verrouillage de phase sur FPGA, c'est-à-dire une PLL numérique. Je multiplie le s

frequency fpga phase 2010-11-06

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Perdre lien vers le périphérique FPGA

J'essaie de déboguer un problème quelque peu étrange dans le pilote de périphérique pour le périphérique PCIe FPGA. Le pilote de périphérique et l'image FPGA sont développés dans la maison. Le système

x86 embedded-resource linux-device-driver fpga pci 2010-11-11

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arithmétique de décalage universel à droite en VHDL

Je conçois l'opérateur arithmétique de décalage universel. Existe-t-il un meilleur moyen d'y parvenir en plus d'utiliser le multiplexeur 32 bits (décodeur) d'une manière présentée ci-dessous? ENTITY i

vhdl fpga circuit hdl 2010-11-13

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Préserver les largeurs de ports

J'essaie de réutiliser des listes de réseaux dans d'autres conceptions sans succès. J'ai un composant qui se traduit à la netlist: entity c is port (... sel : in std_logic_vector(31 downto 0); ..

vhdl fpga circuit hdl 2010-11-15

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Verilog code source pour MIPS

quelqu'un peut-il me parler de code MIPS Verilog simple sans pipeline ... sa mise en œuvre sur FPGA? concernant

mips verilog fpga 2010-11-21

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Problème simple de machine d'état

J'ai un FSM très simple qui devrait conduire quelques signaux de sortie d'une RAM externe. Le problème que j'ai vient avec la manipulation du bus de données qui peut être entrée ainsi que la sortie ..

vhdl fpga finite-state-machine 2010-10-13

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Etat std_logic

J'ai défini mon état comme suit: type state_type is (s0, s1, s2, s3); signal state : state_type; Maintenant, je voudrais utiliser ces informations d'état pour former un autre signal signal data : s

vhdl fpga 2010-10-15

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Réinitialiser un contenu de Altera M9K à 0 (valeur de la mise sous tension)

Bonjour, Je travaille sur un FPGA Stratix III qui contient des mémoires de blocs M9K, dont le contenu sont commodément initialisés à zéro sur la mise sous tension . Cela convient très bien à mon appli

verilog vhdl fpga altera 2010-10-19

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Recherche de la déclaration de bibliothèque du module IP

Je souhaite utiliser le module matériel Xilinx du contrôleur ICAP dans ma propre conception. Ce module utilise la bibliothèque suivante: library hwicap_v5_00_a; use hwicap_v5_00_a.all; que je cherc

fpga xilinx 2010-10-25

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Comment implémenter un DPLL synthétisable dans Verilog?

Existe-t-il un moyen simple d'implémenter un verrou de phase entièrement numérique dans le Verilog synthétisable? Tout (y compris le VCO) devrait être synthétisé. Les signaux que je cherche à verrouil

verilog fpga 2010-10-26

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