verilog

2La chaleur

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Module TAP (Test Anything Protocol) pour Verilog ou SystemVerilog

Existe-t-il une implémentation TAP (Test Anything Protocol) pour Verilog? Ce serait bien parce que je pourrais utiliser prouver vérifier mes résultats automatiquement. Mise à jour: 10/9/09: On a deman

verilog fpga tap system-verilog asic 2009-10-08

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1La chaleur

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Comment attribuer une valeur à une reg de sortie dans Verilog?

(insert disclaimer question vraiment fondamentale ici) Plus précisément, j'ai la déclaration suivante: output reg icache_ram_rw Et en un point du code que je dois mettre la valeur zéro dans ce reg.

verilog 2009-11-27

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0La chaleur

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débogage Verilog

Je ne sais pas ce qui ne va pas avec le code ci-dessous, quelqu'un peut me aider à déboguer module iloop(z,a); input [31:0] a; output z; reg [4:0] i; reg s, z; initial begin

verilog 2010-01-20

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3La chaleur

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Évaluation RTL basée FPGA

Actuellement, je suis en train de tester certains RTL, j'utilise ncverilog, et c'est très ... très lent. J'ai entendu dire que si nous utilisons des cartes FPGA, les choses seront plus rapides. Est-ce

hardware verilog fpga rtl 2009-03-31

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10La chaleur

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Pouvons-nous avoir un tableau de modules personnalisés?

Pouvons-nous avoir un tableau d'instances pour un module personnalisé? Par exemple: nous pouvons avoir input [15:0] a; - ceci crée un bus. Pouvons-nous faire la même chose pour les modules personnalis

verilog 2009-09-04

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1La chaleur

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tâche Verilog

Je suis en train d'écrire une tâche qui donne une des valeurs variables PADDR de diffrent: module paddr1 ; task paddr1; input [10:0]paddr; input clock; @(posedge clock) begin paddr=10 #100; p

task verilog 2009-04-09

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1La chaleur

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trouver toutes les dépendances dans une compilation verilog

J'essaie de prédire à moindre coût et avec précision toutes les dépendances système-verilog pour un flux de build. Il est correct de sur-prédire les dépendances et de trouver quelques fichiers verilog

verilog version-control system-verilog 2009-09-08

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0La chaleur

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entrée unique à matrice de modules personnalisés dans Verilog

J'ai un tableau de 4 modules de RAM que je veux être en mesure de lire/écrire à partir de deux signaux de sélection différents. En ce moment je suis instancier la RAM en utilisant des signaux interméd

verilog ram muxer 2009-10-30

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11La chaleur

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Génération de nombres aléatoires sur Spartan-3E

Je dois générer des nombres pseudo-aléatoires pour mon algorithme génétique sur un FPGA Spartan-3E et je veux l'implémenter dans verilog: pourriez-vous me donner des indications à ce sujet?

hardware random verilog fpga 2009-04-16

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3La chaleur

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Comment câbler deux modules dans Verilog?

J'ai écrit deux modules DLatch et RSLatch et je veux écrire le code verilog pour joindre ces deux.

module verilog 2009-11-10

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