hdl

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Comment générer une liste de connexions entre blocs VHDL?

Je souhaite générer une liste de toutes les connexions de signaux entre des blocs VHDL de haut niveau dans un fichier VHDL. Par exemple, c'est ce que fait le visualiseur RTL de Quartus, mais graphique

vhdl hdl 2010-11-03

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Comment synthétiser des noyaux Verilog fabriqués dans un générateur de noyau de xilinx?

J'ai utilisé coregen pour développer un noyau de séparation. Voici les étapes que j'ai essayé d'utiliser ce diviseur dans ma conception (pas sûr si c'est tout à fait correct): 1) copie wrapper (core_n

verilog xilinx synthesis hdl 2010-03-04

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Dans Specman, pourquoi mon label de macro pour le corps du code renvoie-t-il des erreurs?

similaires à ce poste http://feedproxy.google.com/~r/cadence/community/blogs/fv/~3/IvdCIla8_Es/extending-multiple-when-subtypes-simultaneously.aspx Je veux faire une macro qui fait boucle pour contour

specman hdl 2010-09-22

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Comment convertir un nombre en complément à deux dans verilog?

J'essaye de concevoir un soustracteur d'additionneur de 4 bits dans verilog. C'est seulement la deuxième chose que j'ai jamais écrite dans Verilog, et je ne connais pas encore la syntaxe correcte. Ce

verilog circuit hdl 2008-10-27

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arithmétique de décalage universel à droite en VHDL

Je conçois l'opérateur arithmétique de décalage universel. Existe-t-il un meilleur moyen d'y parvenir en plus d'utiliser le multiplexeur 32 bits (décodeur) d'une manière présentée ci-dessous? ENTITY i

vhdl fpga circuit hdl 2010-11-13

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BCD Adder dans Verilog

J'essaie d'écrire un BCD Adder dans Verilog, mais j'ai des problèmes avec l'un des modules. Plus précisément, l'additionneur prend deux chiffres BCD et les ajoute. Donc, l'idée est de savoir si la som

sum verilog hdl bcd 2010-11-14

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Préserver les largeurs de ports

J'essaie de réutiliser des listes de réseaux dans d'autres conceptions sans succès. J'ai un composant qui se traduit à la netlist: entity c is port (... sel : in std_logic_vector(31 downto 0); ..

vhdl fpga circuit hdl 2010-11-15

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Les bancs de test Verilog peuvent-ils fonctionner avec une vraie horloge?

J'ai écrit un compteur dans Verilog, puis un banc d'essai pour le tester. Mon testbench donne les résultats corrects, donc mon code est OK. Mais est-ce que cela donne le résultat d'un long moment inst

verilog hdl 2010-06-30

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