verilog

6La chaleur

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Comment signer-prolonger un numéro dans Verilog

Je travaille sur un simple sign-extendeur dans Verilog pour un processeur que je crée pour Computer Architecture. Voici ce que j'ai à ce jour: [EDIT: Modification de la déclaration de sélection légère

verilog vlsi 2010-11-14

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5La chaleur

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BCD Adder dans Verilog

J'essaie d'écrire un BCD Adder dans Verilog, mais j'ai des problèmes avec l'un des modules. Plus précisément, l'additionneur prend deux chiffres BCD et les ajoute. Donc, l'idée est de savoir si la som

sum verilog hdl bcd 2010-11-14

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4La chaleur

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Compilateur Verilog vers GDSII (open-source)

Peut être cette question un peu pas pour StackOverflow, mais les deux compilateurs et Verilog (qui peuvent être considérés comme langage de programmation) sont liés à ce projet. Où puis-je trouver un

compiler-construction verilog circuit vlsi 2010-11-15

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0La chaleur

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Verilog code source pour MIPS

quelqu'un peut-il me parler de code MIPS Verilog simple sans pipeline ... sa mise en œuvre sur FPGA? concernant

mips verilog fpga 2010-11-21

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1La chaleur

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DWT dans Verilog (FPGA Implementation)

Quelqu'un peut-il me dire comment écrire un code verilog pour DWT d'une image et le télécharger dans fpga. En fait, mon projet est d'écrire un code Verilog pour effectuer la transformée en ondelettes

verilog 2010-11-26

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8La chaleur

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Est-ce que $ readmem est synthétisable dans Verilog?

J'essaye d'implémenter un microcontrôleur sur un FPGA, et j'ai besoin de lui donner une ROM pour son programme. Si j'utilise $ readmemb, cela sera-t-il correctement synthétisé en ROM? Si non, quelle e

verilog synthesis 2010-12-01

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3La chaleur

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Réinitialiser un contenu de Altera M9K à 0 (valeur de la mise sous tension)

Bonjour, Je travaille sur un FPGA Stratix III qui contient des mémoires de blocs M9K, dont le contenu sont commodément initialisés à zéro sur la mise sous tension . Cela convient très bien à mon appli

verilog vhdl fpga altera 2010-10-19

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1La chaleur

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Ne peut pas faire sens d'erreur dans le système Verilog

J'ai essayé de compiler le code module counter( input clk, input upSignal, input downSignal, output [7:0] count ); always_ff @(posedge clk) begin if (upSignal)

verilog system-verilog 2010-10-25

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1La chaleur

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est-ce que systemverilog supporte les listes chaînées?

J'ai essayé d'implémenter une classe de liste circulaire doublement liée (avec un seul noeud sentinelle) dans systemverilog. La liste elle-même semble fonctionner comme prévu mais finit par écraser le

linked-list verilog system-verilog 2010-10-26

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2La chaleur

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Comment implémenter un DPLL synthétisable dans Verilog?

Existe-t-il un moyen simple d'implémenter un verrou de phase entièrement numérique dans le Verilog synthétisable? Tout (y compris le VCO) devrait être synthétisé. Les signaux que je cherche à verrouil

verilog fpga 2010-10-26

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