verilog

-3La chaleur

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schéma pour le code verilog qui ajoute trois entrées

A quoi ressemble le schéma pour le code verilog suivant? module mystery2(s, c, x, y, z); input x, y, z; output s, c; assign {c, s} = x + y + z; endmodule Je sais que {c, s} signifie

verilog 2010-01-20

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1La chaleur

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Où puis-je obtenir les codages Verilog?

Je réalise un projet chez Verilog, et le projet est un multiplicateur parallèle de faible puissance. Je vais nourrir les codages dans le kit FPGA. J'ai besoin de codages Veriog. Dans quel site puis-je

verilog 2010-03-29

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3La chaleur

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Produire un pépin d'horloge dans un design verilog

Je suis en train de concevoir une puce en utilisant un verilog. J'ai un compteur de 3 bits.Je veux que lorsque le compteur est dans sa 8e boucle, il devrait y avoir un pépin d'horloge et ensuite trava

design verilog clock vlsi 2010-02-12

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6La chaleur

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Le passage d'un fil 256 bits à une fonction C à travers le Verilog VPI

J'ai une valeur de 256 bits en Verilog: reg [255:0] val; Je veux définir une tâche système foo $ qui appelle à l'aide de C externe le VPI, donc je peux appeler $ foo comme ceci: $foo(val); mainten

c verilog 2010-02-17

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2La chaleur

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Utilisation du mot-clé de paramètre Verilog

J'utilise le mot-clé parameter pour définir un état, par exemple RESET = 5'b00000. Si je veux utiliser $ display pour imprimer le nom de l'état au lieu de la représentation binaire, ou afficher le nom

parameters verilog 2010-02-20

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3La chaleur

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Etes-vous autorisé à avoir un identifiant de module identique à celui du module dans Verilog?

Par exemple module top debouncer debouncer(...); endmodule module debouncer ... endmodule Puis-je instancier un debouncer comme « debouncer » dans le module supérieur, ou est-ce illégal?

verilog 2010-02-23

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1La chaleur

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Utilisation d'expressions régulières pour Verilog Port Mapping

J'ai une carte de port très long où je veux remplacer un tas de SignalName[i], avec .SignalName(SignalName[i]), Je pense que je peux le faire facilement avec des expressions régulières , mais je n

regex verilog 2010-04-16

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3La chaleur

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Syntaxe pour l'utilisation d'un réseau de fils en entrée

Je le module suivant: module add_8bit (output wire co, output wire [7:0] r, input wire ci, input wire [7:0] x, input wire [7:0] y); Je suis en train de l'utiliser vi

arrays verilog 2010-02-26

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1La chaleur

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Comment ne pas utiliser while() boucles dans verilog (pour la synthèse)?

J'ai pris l'habitude de développer beaucoup de bancs de test et j'utilise les boucles() et while() à des fins de test. C'est très bien. Le problème est que j'ai pris l'habitude de coder des circuits q

loops verilog synthesis 2010-03-02

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1La chaleur

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Comment synthétiser des noyaux Verilog fabriqués dans un générateur de noyau de xilinx?

J'ai utilisé coregen pour développer un noyau de séparation. Voici les étapes que j'ai essayé d'utiliser ce diviseur dans ma conception (pas sûr si c'est tout à fait correct): 1) copie wrapper (core_n

verilog xilinx synthesis hdl 2010-03-04

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