system-verilog

1La chaleur

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Ne peut pas faire sens d'erreur dans le système Verilog

J'ai essayé de compiler le code module counter( input clk, input upSignal, input downSignal, output [7:0] count ); always_ff @(posedge clk) begin if (upSignal)

verilog system-verilog 2010-10-25

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1La chaleur

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est-ce que systemverilog supporte les listes chaînées?

J'ai essayé d'implémenter une classe de liste circulaire doublement liée (avec un seul noeud sentinelle) dans systemverilog. La liste elle-même semble fonctionner comme prévu mais finit par écraser le

linked-list verilog system-verilog 2010-10-26

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2La chaleur

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Module TAP (Test Anything Protocol) pour Verilog ou SystemVerilog

Existe-t-il une implémentation TAP (Test Anything Protocol) pour Verilog? Ce serait bien parce que je pourrais utiliser prouver vérifier mes résultats automatiquement. Mise à jour: 10/9/09: On a deman

verilog fpga tap system-verilog asic 2009-10-08

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7La chaleur

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Pourquoi devrais-je utiliser des vecteurs décompressés dans System Verilog?

Suite à this question sur la différence entre les vecteurs emballés et déballés dans SV, pourquoi voudrais-je jamais utiliser des vecteurs non emballés? vecteurs paniers ont ces avantages que les vect

system-verilog 2009-02-04

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1La chaleur

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trouver toutes les dépendances dans une compilation verilog

J'essaie de prédire à moindre coût et avec précision toutes les dépendances système-verilog pour un flux de build. Il est correct de sur-prédire les dépendances et de trouver quelques fichiers verilog

verilog version-control system-verilog 2009-09-08

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