Comment générer une liste de connexions entre blocs VHDL?

Question

Je souhaite générer une liste de toutes les connexions de signaux entre des blocs VHDL de haut niveau dans un fichier VHDL. Par exemple, c'est ce que fait le visualiseur RTL de Quartus, mais graphiquement.

Je veux que mes résultats soient textuels au lieu de graphique et de regarder quelque chose comme ceci:

Block A: 
input: block_a_instance_name.signal_name <- block_b_instance_name.signal_name 
input: block_a_instance_name.signal_name <- block_c_instance_name.signal_name 
output: block_a_instance_name.signal_name -> block_d_instance_name.signal_name 

BLOCK B: 
input: block_b_instance_name.signal_name <- block_b_instance_name.signal_name 
input: block_b_instance_name.signal_name <- block_c_instance_name.signal_name 

Il ne faut pas regarder exactement comme ça, mais il devrait transmettre cette connexion générale de haut niveau information. N'importe quel moyen de le faire avec Quartus ou d'autres outils VHDL?

Answer 1

Ce format ne ressemble pas à une carte de port VHDL standard. Devrait être capable de s'en tirer avec un script Perl rapide pour ça.