vhdl

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Comment générer un signal série à partir d'une chaîne?

Comment envoyer des données représentées par une chaîne binaire (par exemple, "01011101000100111", longueur variable) à un signal std_logic donné soit par un délai fixe, soit par un signal d'horloge?

string binary signals vhdl 2009-11-27

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Construction d'un clone VHDL

Je prévois de concevoir un langage de simulation matérielle tel que VHDL pour mon projet de dernière année. Comment dois-je y aller? Toute aide serait grandement appréciée.

programming-languages vhdl 2010-01-18

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-1La chaleur

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Comment lire les données de rom_type en VHDL?

Comment lire les données de rom_type? entity my_rom is port( addr: in std_logic_vector(3 downto 0); data: out std_logic_vector(0 to 7) ); end my_rom; architecture a of my_rom is type ro

vhdl 2009-12-01

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VHDL - Problème avec std_logic_vector

je suis un codage additionneur binaire 4 bits avec accumulateur: library ieee; use ieee.std_logic_1164.all; entity binadder is port(n,clk,sh:in bit; x,y:inout std_logic_vector(3 downto 0

vhdl 2009-12-01

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Comment définir l'entrée d'horloge dans Xilinx

Hey, je n'ai presque aucune expérience avec Xilinx. J'ai un projet de groupe pour un cours de logique numérique qui va bientôt arriver, où mon partenaire, qui était censé prendre en charge les simulat

vhdl xilinx digital-logic 2010-05-03

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division par 2 en chiffre binaire signé (représentation binaire redondante)

Comment faire une division par 2 en chiffre binaire signé (représentation binaire redondante)? Le décalage ne fonctionnera pas correctement?

binary hardware vhdl 2010-05-06

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1La chaleur

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Changement du mode temporel dans une horloge numérique de 12HR à 24HR en VHDL

Salutations à tous. Je suis en train de concevoir une horloge numérique en VHDL que je suis supposé synthétiser sur un FPGA. Je suis en cascade S1, S2, M1, M2, H1 et H2 où (S1 = seconde 1, M1 = Minute

types concatenation vhdl 2009-12-10

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Comparaison en représentation binaire redondante RBR

Comment puis-je comparer deux nombres sous la forme Redundant binary representation RBR? Une idée?

binary hardware vhdl 2010-05-08

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Techniques de modularisation VHDL à grande échelle

Je pense implanter une CPU 16 bits en VHDL. Un CPU simple. AJOUTER, MULS, NEG, BitShift, JUMP, Relitive Jump, BREQ, Relitive BREQ, je ne sais pas quelquechose le long de ces lignes> Probablement tous

cpu naming code-organization vhdl 2010-05-23

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Instructions de cas en VHDL

Lors de la programmation en VHDL, pouvez-vous utiliser une variable dans une instruction case? Cette variable sera modifiée par l'un des cas à savoir case task is when 1 => when 2 => when number

case vhdl 2010-04-08

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