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Je travaille sur un projet concernant un émetteur-récepteur à saut de fréquence. Je veux mettre en œuvre une boucle de verrouillage de phase sur FPGA, c'est-à-dire une PLL numérique. Je multiplie le signal entrant avec une certaine fréquence et le passe à travers un LPF. Maintenant, je donne cette basse fréquence à DDS. Je veux que mon DDS fonctionne comme un VCO et se verrouille sur la phase/fréquence entrante. Comment puis je faire ça?Synthétiseur de fréquence numérique DDS boucle de verrouillage de phase
Je dois aussi savoir comment fonctionne l'accumulateur de phase dans un DDS: comment ou quelle entrée obtient-il pour générer la fréquence correspondante?
Vous aurez plus de chance avec cette question si vous le demandez à http://electronics.stackexchange.com/ –
Aussi, vous pouvez vouloir déposer des mots comme "plz" et nettoyer votre capitalisation un peu. Nous sommes des professionnels ici. –
Voir aussi ici: http://electronics.stackexchange.com/questions/5710/all-digital-phase-lock-loop –