Comment définir l'entrée d'horloge dans Xilinx

Question

Hey, je n'ai presque aucune expérience avec Xilinx. J'ai un projet de groupe pour un cours de logique numérique qui va bientôt arriver, où mon partenaire, qui était censé prendre en charge les simulations de Xilinx, a décidé de me renflouer. Donc, ici, j'essaie de comprendre à la dernière minute.

J'ai conçu un compteur synchrone en utilisant quelques bascules JK et j'ai besoin de définir l'entrée CLK pour les FJKC.

J'ai créé le schéma correct, mais je n'arrive pas à comprendre comment définir une entrée d'horloge.

Toute aide appréciée, et oui, ce sont les devoirs. Je ne trouve tout simplement pas de documentation xilinx de base/tutoriels en ligne et je n'ai honnêtement pas le temps d'apprendre l'ensemble de l'IDE.

Je VHDL

Answer 1

Découvrez cet exemple.

library IEEE; 
use IEEE.std_logic_1164.all; 
use IEEE.numeric_std.all; -- for the unsigned type 

entity counter_example is 
generic (WIDTH : integer := 32); 
port (
    CLK, RESET, LOAD : in std_logic; 
    DATA : in unsigned(WIDTH-1 downto 0); 
    Q : out unsigned(WIDTH-1 downto 0)); 
end entity counter_example; 

architecture counter_example_a of counter_example is 
signal cnt : unsigned(WIDTH-1 downto 0); 
begin 
    process(RESET, CLK) is 
    begin 
    if RESET = '1' then 
     cnt <= (others => '0'); 
    elsif rising_edge(CLK) then 
     if LOAD = '1' then 
     cnt <= DATA; 
     else 
     cnt <= cnt + 1; 
     end if; 
    end if; 
    end process; 

    Q <= cnt; 

end architecture counter_example_a; 

Source

Answer 2

Imaginez que vous avez un dispositif d'échantillonnage comme suit:

ENTITY SampleDevice IS 
    PORT 
    ( 
     CLK : IN std_logic 
    ); 
END SampleDevice; 

Pour fixer le signal CLK à une véritable entrée d'horloge dans votre FPGA vous devez définir comme Top Module et créer un fichier UCF avec une entrée:

NET "CLK" LOC = "P38"; 

Le P38 est l'entrée d'horloge dans Xilinx Spartan 3 XC3S200.