Existe-t-il un programme gratuit qui peut analyser une collection de fichiers VHDL et en construire un diagramme?Programme de dessin de schémas fonctionnels VHDL?
Modifier Je suis à la recherche de plus pour un programme qui va construire une image de diagramme pour aller de pair avec la documentation de la hiérarchie, semblable à la javadoc façon construit un diagramme de classes après avoir analysé la documentation pour une série de Des classes.
De toute façon, il n'y a rien d'ouvert. Il y a quelque temps, je cherchais quelque chose de similaire pour les créations verilog sans succès.
Quartus d'Altera peut compiler VHDL et vous fournir les blocs schématiques de niveau supérieur, représentant les signaux VHDL. Idem avec Xilinx ISE. Ce n'est pas un logiciel open source, mais il est gratuit à télécharger et à utiliser.
Mentor's HDL designer est à cet effet, mais ce n'est pas gratuit, même si vous pouvez probablement obtenir une version étudiante à prix réduit.
Comme nous l'avons noté, Quartus dispose également d'une visionneuse RTL, mais la qualité des diagrammes qu'elle produit est assez médiocre - vous ne pouvez pas vraiment les utiliser pour la documentation. Ils sont très utiles pour détecter les bogues de synthèse.
Synplify Pro et Synplify Premier ont une visionneuse RTL et sont mon programme préféré de ceux que j'ai vus. J'ai également vu des téléspectateurs de RTL dans Xilinx ISE, Quartus d'Altera et HDL de Mentor.
Juste curieux, mais vous ne sauriez pas où cela se trouve dans ISE? –
Dans Xilinx ISE: En mode "Implémentation" (sélectionnable dans la liste déroulante au-dessus de l'arbre hiérarchique), l'une des sous-tâches du processus de synthèse est "Voir les schémas RTL". Cependant, ceci ne montre pas la structure originale des entités VHDL, il montre le résultat de la synthèse sous la forme de schémas. Cela signifie que certaines entités sont remplacées/implémentées avec des cellules FPGA reconnues, et en tant que telles, elles ne sont pas utilisables pour la documentation. – Josip